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La mémoire LPDDR diffère de la mémoire DDR SDRAM standard tant par sa conception que par ses fonctionnalités, avec des modifications la rendant plus adaptée aux appareils mobiles. Contrairement à la DDR, généralement installée dans des modules amovibles, la LPDDR est généralement soudée directement sur la carte mère de l'appareil afin de gagner de la place et d'améliorer l'efficacité. Bien que la LPDDR utilise une convention de nommage par génération similaire à celle de la mémoire DDR (par exemple, LPDDR4 et DDR4), les deux suivent des normes de développement distinctes, et les numéros de version n'indiquent pas qu'elles partagent les mêmes technologies. La norme LPDDR est développée et maintenue par la JEDEC Solid State Technology Association.
Plus important encore, la tension d'alimentation est réduite de 2,5 à 1,8 V. Des économies supplémentaires sont réalisées grâce à la compensation de température pour le rafraîchissement (la DRAM nécessite un rafraîchissement moins fréquent à basse température), au rafraîchissement partiel de la matrice et à un mode de mise hors tension complète qui efface tout le contenu de la mémoire. De plus, les puces sont plus petites et occupent moins d'espace sur la carte que leurs équivalents non mobiles. Samsung et Micron sont deux des principaux fournisseurs de cette technologie, utilisée dans des tablettes et des téléphones tels que l' iPhone 3GS , le premier iPad , la Samsung Galaxy Tab 7.0 et le Motorola Droid X.
LPDDR2
En 2009, l'organisme de normalisation JEDEC a publié la norme JESD209-2, qui définit une interface DDR basse consommation profondément remaniée. Elle n'est compatible ni avec la mémoire SDRAM DDR1 ni avec la DDR2 , mais peut prendre en charge l'une des technologies suivantes :
- LPDDR2-S2 : mémoire à prélecture 2 n (comme la DDR1),
- LPDDR2-S4 : mémoire à prélecture de 4 n (comme la DDR2), ou
- LPDDR2-N : mémoire non volatile ( mémoire flash NAND ).
Les états de faible consommation sont similaires à ceux de la LPDDR de base, avec quelques options supplémentaires de rafraîchissement partiel de la matrice.
Les paramètres de synchronisation sont spécifiés pour LPDDR-200 à LPDDR-1066 (fréquences d'horloge de 100 à 533 MHz).
Fonctionnant sous 1,2 V, la LPDDR2 multiplexe les lignes de contrôle et d'adresse sur un bus CA 10 bits à double débit de données . Les commandes sont similaires à celles de la SDRAM classique , à l'exception de la réaffectation des codes d'opération de précharge et de fin de rafale :
| Opération | ↗ Horloge qui monte ↗ | ↘ Horloge qui tombe ↘ | |||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
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| CA0 ( — | |||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
| Préchargez toutes les banques | — | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
| Préchargez une banque | — | BA0 | BA1 | BA2 | — | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
| Préactif (LPDDR2-N uniquement) | — | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
| Lire (AP = préchargement automatique) | réservé | C1 | C2 | BA0 | BA1 | BA2 | réservé | C1 | C2 | BA0 | BA1 | BA2 | — | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
| Actualiser une banque (adresse round-robin) | — | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
| Lecture du registre de mode (MA0–7=adresse) | — | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
| Écriture dans le registre de mode (OP0–7=données) | de détection de présence série , elle contient suffisamment d'informations pour s'en passer. Les périphériques S2 d'une capacité inférieure à 4 Gbit/s et les périphériques S4 d'une capacité inférieure à 1 Gbit/s ne possèdent que quatre banques. Ils ignorent le signal BA2 et ne prennent pas en charge l'actualisation par banque. Les dispositifs de mémoire non volatile n'utilisent pas les commandes de rafraîchissement et réaffectent la commande de précharge pour transférer les bits d'adresse A20 et suivants. Les bits de poids faible (A19 et suivants) sont transférés par une commande d'activation ultérieure. Celle-ci transfère la ligne sélectionnée de la matrice mémoire vers l'un des 4 ou 8 tampons de données de ligne (sélectionnés par les bits BA), où elle peut être lue par une commande de lecture. Contrairement à la DRAM, les bits d'adresse de banque ne font pas partie de l'adresse mémoire ; toute adresse peut être transférée vers n'importe quel tampon de données de ligne. La taille d'un tampon de données de ligne peut varier de 32 à 4 096 octets, selon le type de mémoire. Les lignes supérieures à 32 octets ignorent certains bits d'adresse de poids faible lors de la commande d'activation. Les lignes inférieures à 4 096 octets ignorent certains bits d'adresse de poids fort lors de la commande de lecture. La mémoire non volatile ne prend pas en charge la commande d'écriture directe sur les tampons de données de ligne. En revanche, une série de registres de contrôle situés dans une zone d'adresses spécifique prennent en charge les commandes de lecture et d'écriture, permettant ainsi d'effacer et de programmer la mémoire. LPDDR3En mai 2012, JEDEC a publié la norme JESD209-3 relative aux dispositifs de mémoire basse consommation. Comparée à la LPDDR2, la LPDDR3 offre un débit de données plus élevé, une bande passante et une efficacité énergétique supérieures, ainsi qu'une densité de mémoire plus importante. La LPDDR3 atteint un débit de données de 1 600 MT/s et exploite des technologies clés : l'égalisation d'écriture et l'apprentissage des commandes/adresses, la terminaison intégrée optionnelle (ODT) et la faible capacité d'E/S. La LPDDR3 prend en charge les boîtiers PoP (Package-on-Package) et les boîtiers discrets. L'encodage des commandes est identique à celui de la LPDDR2, utilisant un bus CA à double débit de données de 10 bits. Cependant, la norme ne spécifie que la DRAM à prélecture 8n et n'inclut pas les commandes de mémoire flash. Parmi les produits utilisant la mémoire LPDDR3, on trouve le MacBook Air 2013, l'iPhone 5S , l'iPhone 6 , le Nexus 10 , le Samsung Galaxy S4 (GT-I9500) et les Microsoft Surface Pro 3 et 4. La LPDDR3 s'est généralisée en 2013, fonctionnant à 800 MHz DDR (1 600 MT/s), offrant une bande passante comparable à celle de la mémoire PC3-12800 pour ordinateurs portables en 2011 (12,8 Go/s). Pour atteindre cette bande passante, le contrôleur doit implémenter la mémoire double canal. C'est le cas, par exemple, des processeurs Exynos 5 Dual et 5 Octa. LPDDR3EUne version « améliorée » de la spécification, appelée LPDDR3E, porte le débit de données à 2 133 MT/s. Samsung Electronics a commercialisé les premiers modules LPDDR3 4 gigabits gravés en 20 nm, capables de transmettre des données jusqu’à 2 133 MT/s, soit plus du double des performances de l’ancienne LPDDR2, limitée à 800 MT/s. Divers SoC de différents fabricants prennent également en charge nativement la RAM LPDDR3 à 800 MHz. C’est le cas notamment des Snapdragon 600 et 800 de Qualcomm , ainsi que de certains SoC des gammes Exynos et Allwinner . LPDDR4Le 14 mars 2012, JEDEC a organisé une conférence pour étudier comment les exigences futures des appareils mobiles influenceront les normes émergentes telles que la LPDDR4. Le 30 décembre 2013, Samsung a annoncé avoir développé la première mémoire LPDDR4 de 8 gigabits (1 Go) gravée en 20 nm, capable de transmettre des données à 3 200 MT/s, offrant ainsi des performances supérieures de 50 % à celles de la LPDDR3 la plus rapide et consommant environ 40 % d’énergie en moins à 1,1 volt. Le 25 août 2014, JEDEC a publié la norme JESD209-4 relative aux dispositifs de mémoire basse consommation LPDDR4. Les changements importants comprennent :
La norme définit des boîtiers SDRAM contenant deux canaux d'accès indépendants de 16 bits, chacun connecté à un maximum de deux puces par boîtier. Chaque canal, d'une largeur de 16 bits, possède ses propres broches de contrôle/adresse et permet l'accès à 8 bancs de DRAM. Le boîtier peut donc être connecté de trois manières :
Chaque puce offre 4, 6, 8, 12 ou 16 gigabits de mémoire, répartis à parts égales entre les canaux. Chaque banque représente ainsi un seizième de la taille du dispositif. La mémoire est organisée en un nombre approprié (de 16 Ko à 64 Ko) de lignes de 16 384 bits (2 048 octets). Une extension à 24 et 32 gigabits est prévue, mais la méthode d'implémentation (augmentation du nombre de lignes, de leur largeur ou du nombre de banques) reste à déterminer. Des boîtiers plus grands offrant une largeur double (quatre canaux) et jusqu'à quatre puces par paire de canaux (8 puces au total par boîtier) sont également définis. Les données sont accessibles par rafales de 16 ou 32 transferts (256 ou 512 bits, 32 ou 64 octets, 8 ou 16 cycles DDR). Les rafales doivent commencer sur des limites de 64 bits. Grâce à une fréquence d'horloge plus élevée et une durée de rafale minimale supérieure aux normes précédentes, les signaux de contrôle peuvent être multiplexés plus finement sans que le bus de commande/adresse ne devienne un goulot d'étranglement. La LPDDR4 multiplexe les lignes de contrôle et d'adresse sur un bus CA 6 bits à débit de données unique. Les commandes nécessitent deux cycles d'horloge, et les opérations d'encodage d'une adresse (par exemple, activation de ligne, lecture ou écriture de colonne) requièrent deux commandes. Par exemple, une requête de lecture depuis une puce inactive nécessite quatre commandes, soit huit cycles d'horloge : Activate-1, Activate-2, Read, CAS-2. La ligne de sélection de puce (CS) est active à l'état haut . Le premier cycle d'une commande est identifié par l'état haut de la ligne CS ; elle est à l'état bas pendant le deuxième cycle.
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