Mémoire vive statique

De nombreuses catégories de sous-systèmes industriels et scientifiques, l'électronique automobile et les systèmes embarqués similaires contiennent de la SRAM, que l'on peut désigner ici sous le nom de SRAM embarquée (ESRAM). On en trouve également, en quantité variable, dans la quasi-totalité des appareils modernes, jouets, etc., dotés d'une interface utilisateur électronique.

La SRAM sous sa forme à double port est parfois utilisée pour les circuits de traitement numérique du signal en temps réel .

La mémoire SRAM est utilisée dans les ordinateurs personnels, les stations de travail et les périphériques : fichiers de registres du processeur , caches internes du processeur et du GPU , mémoires tampons du disque dur , etc. Les écrans LCD peuvent également utiliser la SRAM pour stocker l’image affichée. La SRAM constituait la mémoire principale de nombreux ordinateurs personnels anciens tels que le ZX80 , le TRS-80 Model 100 et le VIC-20 .

Certaines des premières cartes mémoire de la fin des années 1980 au début des années 1990 utilisaient la SRAM comme support de stockage, ce qui nécessitait une pile au lithium pour conserver le contenu de la SRAM.

La mémoire SRAM peut être intégrée sur puce pour :

• la RAM des microcontrôleurs (généralement d'environ 32 octets à un mégaoctet ),
• les caches intégrés dans la plupart des processeurs modernes, comme les CPU et les GPU, allant de quelques kilo-octets à plus de cent méga-octets,
• les registres et les parties des machines à états utilisées dans les CPU, les GPU, les chipsets et les périphériques (voir fichier de registres ),
• mémoire de bloc-notes ,
• circuits intégrés spécifiques à une application (ASIC) (généralement de l'ordre du kilo-octet),
• et dans les réseaux de portes programmables sur site (FPGA) et les dispositifs logiques programmables complexes (CPLD).

Les amateurs, notamment ceux qui assemblent eux-mêmes leurs processeurs, privilégient souvent la SRAM en raison de sa simplicité d'interface. Elle est bien plus facile à manipuler que la DRAM, car elle ne nécessite pas de cycles de rafraîchissement et ses bus d'adresse et de données sont généralement directement accessibles. Outre les bus et l'alimentation, la SRAM ne requiert généralement que trois signaux de contrôle : l'activation de la puce (CE), l'activation d'écriture (WE) et l'activation de sortie (OE). Dans la SRAM synchrone, une ligne d'horloge (CLK) est également intégrée. La mémoire SRAM non volatile (nvSRAM) possède les fonctionnalités standard de la SRAM, mais conserve les données en cas de coupure de courant. Les nvSRAM sont utilisées dans les réseaux, l'aérospatiale et le secteur médical, entre autres applications , où la préservation des données est essentielle et où les batteries sont impraticables.

La mémoire vive pseudostatique (PSRAM) est une DRAM combinée à un circuit d'auto-rafraîchissement. Elle apparaît extérieurement comme une SRAM plus lente, mais avec un avantage en termes de densité et de coût par rapport à la véritable SRAM, et sans la complexité d'accès de la DRAM.

• Transistor bipolaire (utilisé dans les circuits TTL et ECL ) – très rapide mais à forte consommation d'énergieMOSFET (utilisé en CMOS ) – basse consommationTernaire

• Asynchrone – indépendant de la fréquence d'horloge, le flux de données entrant et sortant est contrôlé par transition d'adresse. On peut citer comme exemples les puces 28 broches 6264 et 62C256), ainsi que des produits similaires jusqu'à 16 Mbit par puce.
• Synchrone – toutes les temporisations sont déclenchées par les fronts d'horloge. Les signaux d'adresse, d'entrée de données et autres signaux de contrôle sont associés aux signaux d'horloge.mémoire principale pour les petits processeurs embarqués sans cache, présents dans de nombreux domaines, de l'électronique industrielle et des systèmes de mesure aux disques durs et équipements réseau. La SRAM synchrone (par exemple, la DDR SRAM) est aujourd'hui privilégiée, tout comme la DRAM synchrone ( la DDR SDRAM est désormais préférée à la DRAM asynchrone ). L' architecture pipeline de la mémoire synchrone permet un débit plus élevé. De plus, la DRAM étant beaucoup moins chère que la SRAM, cette dernière est souvent remplacée par la DRAM, notamment lorsque de grandes capacités de mémoire sont requises. La mémoire SRAM est cependant beaucoup plus rapide pour l'accès aléatoire que pour l'accès par blocs ou par rafales. C'est pourquoi elle est principalement utilisée pour le cache du processeur , les petites mémoires intégrées, les FIFO et autres petits tampons.

• Temps de réponse nul (ZBT) : le temps de réponse correspond au nombre de cycles d'horloge nécessaires pour passer de l'accès à la SRAM en lecture à l'accès en écriture , et inversement. Pour les SRAM ZBT, ce temps de réponse, ou latence entre les cycles de lecture et d'écriture, est nul.SRAM à débit de données quadruple – ports de lecture et d'écriture synchrones et séparés, E/S à débit de données quadruple.circuit intégré 2,5D .
• Mémoire SRAM 3D – utilisée sur différents modèles de processeurs AMD axés sur les performances .

Une cellule SRAM typique est composée de six MOSFET et est souvent appelée cellule SRAM bit de la cellule est stocké sur quatre transistors (M1, M2, M3, M4) formant deux inverseurs couplés. Cette cellule de stockage possède deux états stables, utilisés pour représenter les bits 0 et 1. Deux transistors d'accès supplémentaires permettent de contrôler l'accès à la cellule lors des opérations de lecture et d'écriture. La SRAM 6T est le type de SRAM le plus courant. Outre la SRAM 6T, d'autres types de SRAM utilisent 4, 5, 7, 8, 9, 10 (SRAM 4T, 5T, 7T, 8T, 9T, 10T) ou plus de transistors par bit.

Des transistors supplémentaires sont parfois utilisés pour implémenter plus d'un port (lecture et/ou écriture), ce qui peut être utile dans certains types de mémoire vidéo et de fichiers de registres implémentés avec des circuits SRAM multiports.

En général, moins il y a de transistors par cellule, plus les cellules peuvent être petites. Le coût de traitement d'une plaquette de silicium étant relativement fixe, l'utilisation de cellules plus petites, et donc l'intégration d'un plus grand nombre de bits sur une même plaquette, réduit le coût par bit de mémoire.

La SRAM à quatre transistors est courante dans les dispositifs SRAM autonomes (par opposition à la SRAM utilisée pour les caches de processeur), et est mise en œuvre selon des procédés spéciaux avec une couche supplémentaire de polysilicium , permettant l'utilisation de résistances de rappel à très haute impédance. Le principal inconvénient de l'utilisation de la SRAM 4T est l'augmentation de la consommation statique due au courant constant traversant l'un des transistors de rappel (M1 ou M2).

Des cellules de mémoire utilisant moins de quatre transistors sont possibles ; cependant, ces cellules 3T ou 1T sont des DRAM, et non des SRAM (même les soi-disant 1T-SRAM ).

L'accès à la cellule est activé par la ligne de mots (WL sur la figure) qui commande les deux transistors d'accès _M5 et M6 _dans la figure d'une SRAM 6T (ou M3 _et M4 _dans la figure d'une SRAM 4T). Ces transistors déterminent si la cellule doit être connectée aux lignes de bits BL1 et BL2. Ces dernières servent au transfert de données pour les opérations de lecture et d'écriture.

Lors des accès en lecture, les lignes de bits sont pilotées activement à l'état haut et bas par les inverseurs de la cellule SRAM. Ceci améliore la bande passante des SRAM par rapport aux DRAM : dans une DRAM, la ligne de bits est connectée à des condensateurs de stockage, et le partage de charge provoque son oscillation. Bien qu'il ne soit pas strictement nécessaire d'avoir deux lignes de bits, le signal et son inverse sont généralement fournis afin d'améliorer la marge de bruit et la vitesse. La structure symétrique des SRAM permet également une signalisation différentielle , ce qui facilite la détection de faibles variations de tension.

Une autre différence avec la DRAM, qui contribue à la vitesse supérieure de la SRAM, réside dans le fait que les puces commerciales acceptent tous les bits d'adresse simultanément. À titre de comparaison, les DRAM classiques multiplexent l'adresse en deux moitiés (bits de poids fort suivis de bits de poids faible) sur les mêmes broches du boîtier afin de réduire leur taille et leur coût. La taille d'une SRAM avec k</sup> mots) et des mots de 8 bits ; on les appelle alors SRAM 2^k × 8 .

Les dimensions d'une cellule SRAM sur un circuit intégré sont déterminées par la taille minimale des éléments du procédé utilisé pour fabriquer le circuit intégré.

Le cycle d'écriture commence par l'application de la valeur à écrire aux lignes de bits. Pour écrire un 0, on applique un 0 aux lignes de bits, par exemple en mettant BL à 1 et BL à 0. Ceci est similaire à l'application d'une impulsion de réinitialisation à une bascule SR , ce qui provoque un changement d'état. Un 1 est écrit en inversant les valeurs des lignes de bits. WL est ensuite activé et la valeur à stocker est mémorisée. Ceci fonctionne car les pilotes d'entrée des lignes de bits sont conçus pour être beaucoup plus puissants que les transistors relativement faibles de la cellule elle-même, ce qui leur permet de facilement modifier l'état précédent des inverseurs couplés. En pratique, les transistors NMOS d'accès M5 _et M6 _doivent être plus puissants que les transistors NMOS inférieurs (M1 _, M3 ₎ ou les transistors PMOS supérieurs (M2 _, M4 ₎ . Ceci est facilement réalisable car les transistors PMOS sont beaucoup moins puissants que les NMOS de même taille. Par conséquent, lorsqu'une paire de transistors (par exemple, M3 _et M4 ₎ est légèrement modifiée par le processus d'écriture, la tension de grille de la paire de transistors opposée (M1 _et M2 ₎ est également modifiée. Cela signifie que les transistors _M1 et M2 _peuvent être modifiés plus facilement, et ainsi de suite. Les inverseurs à couplage croisé amplifient donc le processus d'écriture.

Une mémoire RAM avec un temps d'accès de 70 ns fournira des données valides dans les 70 ns suivant la validation des lignes d'adresse. Certaines cellules SRAM disposent d'un mode page , permettant la lecture séquentielle des mots d'une page (256, 512 ou 1024 mots) avec un temps d'accès considérablement réduit (généralement environ 30 ns). La page est sélectionnée en configurant les lignes d'adresse supérieures, puis les mots sont lus séquentiellement en parcourant les lignes d'adresse inférieures.

Pendant plus de 30 ans (de 1987 à 2017), la miniaturisation des transistors (taille des nœuds) a ralenti, parallèlement à la réduction constante de leur taille, rendant plus difficile l'intégration de cellules plus denses. L'une des raisons est que la réduction de la taille des transistors engendre des problèmes de fiabilité pour les SRAM. Une conception soignée des cellules est donc nécessaire pour garantir leur stabilité, notamment lors de la lecture. Avec l'introduction de la technologie FinFET pour les cellules SRAM, ces dernières ont commencé à souffrir d'une augmentation des pertes d'efficacité liées à la taille des cellules.

Outre les problèmes de taille, un défi majeur des cellules SRAM modernes réside dans les fuites de courant statiques. Le courant, qui circule de l'alimentation positive (Vdd ₎ à la masse en traversant la cellule, augmente exponentiellement avec la température de celle-ci. Cette consommation d'énergie se produit aussi bien à l'état actif qu'à l'état inactif, gaspillant ainsi de l'énergie utile sans aucun travail. Bien que la technique de tension de rétention des données (DRV) ait permis de résoudre partiellement ce problème au cours des 20 dernières années, avec des taux de réduction allant de 5 à 10, la miniaturisation des puces a entraîné une chute de ces taux à environ 2.

Avec ces deux problèmes, il est devenu plus difficile de développer des mémoires SRAM à faible consommation d'énergie et à haute densité, incitant l'industrie des semi-conducteurs à rechercher des alternatives telles que la STT-MRAM et la F-RAM .