Mémoire à accès aléatoire

En 1957, Frosch et Derick fabriquèrent les premiers transistors à effet de champ à dioxyde de silicium (MOSFET) aux laboratoires Bell, les premiers transistors dont la source et le drain étaient adjacents en surface. Par la suite, en 1960, une équipe présenta un MOSFET fonctionnel aux laboratoires Bell. Ceci mena au développement de la mémoire métal-oxyde-semiconducteur (MOS) par John Schmidt chez Fairchild Semiconductor en 1964. Outre des vitesses plus élevées, la mémoire MOS était moins coûteuse et consommait moins d'énergie que la mémoire à tores magnétiques. Le développement de la technologie des circuits intégrés MOS à grille de silicium (MOS IC) par Federico Faggin chez Fairchild en 1968 permit la production de puces mémoire MOS . La mémoire MOS supplanta la mémoire à tores magnétiques comme technologie de mémoire dominante au début des années 1970.

La mémoire vive statique bipolaire intégrée (SRAM) a été inventée par Robert H. Norman chez Fairchild Semiconductor en 1963. Elle a été suivie par le développement de la SRAM MOS par John Schmidt chez Fairchild en 1964. La SRAM est devenue une alternative à la mémoire à tores magnétiques, mais nécessitait six transistors MOS par bit de données. L'utilisation commerciale de la SRAM a débuté en 1965, lorsqu'IBM a introduit la puce mémoire SP95 pour le System/360 modèle 95.

La mémoire vive dynamique (DRAM) a permis de remplacer un circuit de verrouillage à 4 ou 6 transistors par un seul transistor par bit de mémoire, augmentant considérablement la densité de mémoire au prix d'une volatilité accrue. Les données étaient stockées dans la faible capacité de chaque transistor et devaient être rafraîchies périodiquement toutes les quelques millisecondes avant que la charge ne se dissipe.

La calculatrice électronique Toscal BC-1411 de Toshiba , commercialisée en 1965 utilisait une forme de mémoire DRAM bipolaire à condensateurs, stockant des données de 180 bits sur des cellules mémoire discrètes , composées de transistors bipolaires au germanium et de condensateurs . Des condensateurs avaient également été utilisés dans des systèmes de mémoire antérieurs, tels que le tambour de l' ordinateur Atanasoff-Berry , le tube Williams et le tube Selectron . Bien qu'offrant des vitesses supérieures à la mémoire à tores magnétiques, la mémoire DRAM bipolaire ne pouvait rivaliser avec le prix plus bas de cette dernière, alors dominante

En 1966, Robert Dennard , étudiant les caractéristiques de la technologie MOS, découvrit qu'elle permettait de fabriquer des condensateurs . Il constata également que le stockage d'une charge ou d'une absence de charge sur un condensateur MOS pouvait représenter les 1 et les 0 d'un bit, et que le transistor MOS pouvait contrôler l'écriture de cette charge sur le condensateur. Ceci le mena au développement de l'architecture DRAM moderne, qui utilise un transistor MOS par condensateur. En 1967, Dennard déposa un brevet chez IBM pour une cellule de mémoire DRAM à transistor unique, basée sur la technologie MOS. La première puce DRAM commercialisée fut l' Intel 1103 , fabriquée selon un procédé MOS 8 kbit , et lancée en 1970.

Les premières mémoires DRAM étaient souvent synchronisées avec l'horloge du processeur et utilisées avec les premiers microprocesseurs. Au milieu des années 1970, les DRAM sont passées à une conception asynchrone, avant de revenir à un fonctionnement synchrone dans les années 1990. En 1992, Samsung a commercialisé la KM48SL2000, d'une capacité de 16 Mbit . La première mémoire SDRAM à double débit de données (DDDR) commercialisée fut la DDR SDRAM 64 Mbit de Samsung , sortie en juin 1998. La GDDR (Graphics DDR) est une forme de SGRAM (Synchronous Graphics RAM), initialement commercialisée par Samsung sous la forme d'une puce mémoire de 16 Mbit en 1998. la RAM statique (SRAM) et la RAM dynamique (DRAM). Dans la SRAM, un bit de données est stocké grâce à l'état d'une cellule mémoire , généralement composée de six transistors MOSFET. Cette forme de RAM est plus coûteuse à produire, mais elle est généralement plus rapide et consomme moins d'énergie statique que la DRAM. Dans les ordinateurs modernes, la SRAM est souvent utilisée comme mémoire cache pour le processeur . La DRAM stocke un bit de données à l'aide d'une paire transistor- condensateur (généralement un MOSFET et un condensateur MOS , respectivement) , qui constituent ensemble une cellule DRAM. Le condensateur est chargé à l'état haut (1) ou bas (0), et le transistor agit comme un interrupteur permettant au circuit de commande de la puce de lire ou de modifier l'état de charge du condensateur. Cette forme de mémoire étant moins coûteuse à produire que la RAM statique, elle est la forme de mémoire prédominante dans les ordinateurs modernes.

La mémoire RAM statique et dynamique est considérée comme volatile , car son état est perdu en cas de coupure de courant. À l'inverse, la mémoire morte (ROM) stocke les données en activant ou désactivant de manière permanente certains transistors, ce qui rend la mémoire immuable. Les variantes de ROM inscriptibles (telles que l'EEPROM et la mémoire flash NOR ) combinent les propriétés de la ROM et de la RAM, permettant ainsi la conservation des données hors tension et leur mise à jour sans équipement spécifique.

La mémoire ECC (qui peut être soit SRAM, soit DRAM) comprend des circuits spéciaux pour détecter et/ou corriger les défauts aléatoires (erreurs de mémoire) dans les données stockées, en utilisant des bits de parité ou des codes de correction d'erreurs .

Pour être utilisables, les cellules mémoire doivent être lisibles et inscriptibles. Au sein d'un dispositif RAM, des circuits de multiplexage et de démultiplexage permettent de sélectionner les cellules mémoire. Généralement, un dispositif RAM possède un ensemble de lignes d'adresse , et pour chaque combinaison de bits pouvant être appliquée à ces lignes, un ensemble de cellules mémoire est sélectionné. Grâce à cet adressage, la capacité mémoire des dispositifs RAM est presque toujours une puissance de deux.

Généralement, plusieurs cellules mémoire partagent la même adresse. Par exemple, une puce RAM de 4 bits possède quatre cellules mémoire par adresse. Souvent, la largeur de la mémoire et celle du microprocesseur diffèrent ; pour un microprocesseur 32 bits, il faudrait huit puces RAM de 4 bits.

Souvent, on a besoin de plus d'adresses que ne peut en fournir un seul périphérique. Dans ce cas, on utilise plusieurs périphériques, avec des multiplexeurs externes pour sélectionner celui qui est affecté à une plage d'adresses spécifique. La RAM est généralement adressable par octet, bien qu'il existe aussi de la RAM adressable par mot.

En plus de servir d'espace de stockage temporaire et d'espace de travail pour le système d'exploitation et les applications, la RAM est utilisée de nombreuses autres manières.

Le « mur de la mémoire » désigne l’écart croissant de vitesse entre le processeur et le temps de réponse de la mémoire (appelé latence mémoire ) en dehors de la puce du processeur. Cette disparité s’explique principalement par la bande passante de communication limitée au-delà des limites de la puce. De 1986 à 2000, la vitesse des processeurs a progressé de 55 % par an, tandis que le temps de réponse de la mémoire externe n’a progressé que de 10 %. Compte tenu de ces tendances, on s’attendait à ce que la latence mémoire devienne un goulot d’étranglement majeur pour les performances des ordinateurs.

Une autre raison de cette disparité réside dans l'augmentation considérable de la capacité de mémoire depuis le début de la révolution du PC dans les années 1980. À l'origine, les PC disposaient de moins d'un mégaoctet de RAM, dont le temps de réponse était souvent d'un cycle d'horloge du processeur, c'est-à-dire sans aucun état d'attente . Les unités de mémoire de grande capacité sont intrinsèquement plus lentes que celles de même type, car le temps de propagation des signaux est plus long sur un circuit plus large. Concevoir une unité de mémoire de plusieurs gigaoctets avec un temps de réponse d'un cycle d'horloge est difficile, voire impossible. Les processeurs modernes possèdent souvent encore une mémoire cache sans état d'attente, mais, en raison des limitations de bande passante des communications inter-puces, celle-ci doit résider sur la même puce que les cœurs du processeur. Elle doit également être constituée de mémoire vive statique (SRAM), bien plus coûteuse que la mémoire vive dynamique (DRAM) utilisée pour les mémoires de grande capacité.

Les progrès en matière de vitesse des processeurs ont considérablement ralenti, en partie à cause d'importantes limitations physiques et en partie parce que la conception des processeurs a déjà atteint, d'une certaine manière, les limites de la mémoire. Intel a résumé ces causes dans un document de 2005.

Tout d'abord, la miniaturisation des puces et l'augmentation des fréquences d'horloge entraînent une hausse du courant de fuite des transistors , provoquant une surconsommation d'énergie et un dégagement de chaleur. Ensuite, les avantages des fréquences d'horloge plus élevées sont en partie annulés par la latence mémoire, les temps d'accès à la mémoire n'ayant pas suivi l'augmentation des fréquences. Troisièmement, pour certaines applications, les architectures série traditionnelles perdent en efficacité à mesure que les processeurs s'accélèrent (en raison du goulot d'étranglement de von Neumann ), réduisant d'autant plus les gains potentiels liés à l'augmentation de la fréquence. De plus, en raison notamment des limitations des techniques de fabrication de l'inductance dans les dispositifs à semi-conducteurs, les délais de propagation RC ( résistance-capacité ) augmentent avec la miniaturisation, créant un goulot d'étranglement supplémentaire que les augmentations de fréquence ne permettent pas de résoudre.

Les retards RC dans la transmission du signal ont également été notés dans « Fréquence d'horloge versus IPC : la fin de la route pour les microarchitectures conventionnelles » qui prévoyait une amélioration annuelle moyenne maximale de 12,5 % des performances du processeur entre 2000 et 2014.

Un autre concept important est celui de l'écart de performance entre le processeur et la mémoire. Ce problème peut être résolu grâce aux circuits intégrés 3D , qui réduisent la distance entre la logique de contrôle et les cellules de mémoire, plus éloignées les unes des autres sur une puce 2D. La conception du sous-système mémoire doit prendre en compte cet écart, qui se creuse avec le temps. La principale méthode pour le réduire est l'utilisation de caches : de petites quantités de mémoire à haute vitesse stockant les données associées aux opérations récentes à proximité du processeur, ce qui accélère l'accès à ces données lorsqu'elles sont fréquemment sollicitées. Différents niveaux de cache ont été développés pour gérer cet écart croissant, et les performances des ordinateurs modernes à haute vitesse reposent sur l'évolution des techniques de cache. L'écart entre la croissance de la vitesse du processeur et la lenteur de l'accès à la mémoire principale peut atteindre 53 %.

Les disques SSD ont vu leur vitesse augmenter continuellement, passant d' SATA3 en 2012 à NVMe / PCIe en 2024, réduisant ainsi l'écart de vitesse entre la RAM et les disques durs. Toutefois, la RAM reste nettement plus rapide, avec une mémoire DDR5 8000 MHz à une seule voie capable d'atteindre la GDDR moderne encore plus rapide. Rapides, économiques et non volatils, les disques SSD ont remplacé certaines fonctions autrefois assurées par la RAM, comme le stockage de données pour une disponibilité immédiate dans les fermes de serveurs : 1 téraoctet de stockage SSD est disponible pour 200 $, tandis qu'1 To de RAM coûterait plusieurs milliers de dollars.