Mémoire vive dynamique

Photographie de la puce du circuit intégré DRAM MT4C1024 de Micron Technology (1994). Il a une capacité de 1 mégabit , soit ^2²⁰ bits ou 128 Kio .

Carte mère de l' ordinateur NeXTcube , 1990, avec 64 Mio de mémoire principale DRAM (en haut à gauche) et 256 Kio de VRAM (bord inférieur, à droite du milieu)

La mémoire vive dynamique ( RAM dynamique ou DRAM ) est un type de mémoire vive à semi -conducteurs qui stocke chaque bit de données dans une cellule mémoire . Une cellule mémoire DRAM est généralement composée d'un condensateur microscopique et d'un transistor , tous deux typiquement basés sur la technologie métal-oxyde-semi-conducteur (MOS).

Alors que la plupart des cellules de mémoire DRAM utilisent un condensateur et un transistor, certaines n'en utilisent que deux. Dans les conceptions avec condensateur, celui-ci peut être chargé ou déchargé ; ces deux états représentent les deux valeurs d'un bit, conventionnellement appelées 0 et 1. La charge électrique des condensateurs se dissipe progressivement ; sans intervention, les données qu'ils contiennent seraient rapidement perdues. Pour éviter cela, la DRAM nécessite un circuit de rafraîchissement externe qui réécrit périodiquement les données dans les condensateurs, leur redonnant leur charge initiale. Ce processus de rafraîchissement est la caractéristique principale de la mémoire vive dynamique (DRAM), contrairement à la mémoire vive statique (SRAM) qui ne nécessite pas de rafraîchissement des données. Contrairement à la mémoire flash , la DRAM est une mémoire volatile (par opposition à la mémoire non volatile ), car elle perd rapidement ses données en cas de coupure de courant. Cependant, la DRAM présente une rémanence de données limitée .

La DRAM se présente généralement sous la forme d'une puce de circuit intégré , pouvant contenir de quelques dizaines à plusieurs milliards de cellules mémoire. Les puces DRAM sont largement utilisées en électronique numérique lorsqu'une mémoire informatique à faible coût et à haute capacité est requise. L'une des principales applications de la DRAM est la mémoire principale (communément appelée RAM) des ordinateurs modernes et des cartes graphiques (où la mémoire principale est appelée mémoire graphique ). Elle est également utilisée dans de nombreux appareils portables et consoles de jeux vidéo . En revanche, la SRAM, plus rapide mais aussi plus coûteuse que la DRAM, est généralement utilisée lorsque la vitesse prime sur le coût et la taille, comme pour les mémoires cache des processeurs .

La nécessité de rafraîchir les données DRAM exige des circuits et une synchronisation plus complexes que pour la SRAM. Cette complexité est compensée par la simplicité structurelle des cellules DRAM : un seul transistor et un seul condensateur sont nécessaires par bit, contre quatre ou six transistors pour la SRAM. Ceci permet à la DRAM d'atteindre des densités très élevées tout en réduisant le coût par bit. Le rafraîchissement des données consomme de l'énergie, ce qui implique le recours à diverses techniques pour optimiser la consommation globale. C'est pourquoi la DRAM nécessite généralement un contrôleur mémoire ; ce dernier doit connaître les paramètres de la DRAM, notamment sa synchronisation , pour l'initialiser. Ces paramètres peuvent varier selon les fabricants et les références.

Le prix de la DRAM a augmenté de 47 % par bit en 2017, soit la plus forte hausse en 30 ans depuis celle de 45 % en 1988. En 2018, une caractéristique essentielle du marché de la DRAM est la présence de seulement trois grands fournisseurs – Micron Technology , SK Hynix et Samsung Electronics – qui maîtrisent fortement leurs capacités de production. Le prix de la DRAM (DDR4, DDR et mémoire flash /NAND) a connu, début 2026, une croissance exponentielle, avec des hausses dépassant parfois les 200 %, depuis début 2025, en raison d'une demande sans précédent du secteur de l'IA . La mémoire HBM sature les capacités de production de DRAM standard. Micron a constaté un ratio de conversion de 3 pour 1 entre la capacité de production de HBM et celle de DDR5, ce qui signifie que chaque augmentation de la production de HBM réduit directement l'offre de mémoire à usage général.

D'autres fabricants produisent et vendent des modules DIMM , mais pas les puces DRAM qu'ils contiennent, comme Kingston Technology . Certains fabricants, tels que des modules DRAM empilés (utilisés par exemple dans les supercalculateurs les plus rapides à l' échelle exascale ) . D'autres encore les intègrent à d'autres produits : Fujitsu dans ses processeurs, AMD dans ses cartes graphiques et Nvidia , avec la mémoire HBM2 dans certaines de ses puces graphiques.

Schéma représentant la section transversale de la cellule DRAM NMOS originale à un transistor et un condensateur . Elle a été brevetée en 1968.

La machine cryptanalytique Aquarius , utilisée à Bletchley Park pendant la Seconde Guerre mondiale, intégrait une mémoire dynamique câblée. La lecture de bandes de papier et le stockage des caractères qui y figuraient étaient effectués dans une mémoire dynamique. Cette mémoire utilisait un grand nombre de condensateurs, chargés ou déchargés : un condensateur chargé représentait une croix (1) et un condensateur déchargé un point (0). La charge se dissipant progressivement, une impulsion périodique était appliquée pour recharger les condensateurs encore chargés (d’où le terme « dynamique »).

En novembre 1965, Toshiba a introduit une RAM dynamique bipolaire pour sa calculatrice électronique Toscal BC-1411. En 1966, Tomohisa Yoshimaru et Hiroshi Komikawa de Toshiba ont déposé une demande de brevet japonais pour un circuit de mémoire composé de plusieurs transistors et d'un condensateur, et en 1967, ils ont déposé une demande de brevet aux États-Unis.

Les premières formes de DRAM mentionnées ci-dessus utilisaient des transistors bipolaires . Bien qu'elle offrît des performances supérieures à la mémoire à tores magnétiques , la DRAM bipolaire ne pouvait rivaliser avec le prix plus bas de la mémoire à tores magnétiques alors dominante. Des condensateurs avaient également été utilisés dans des systèmes de mémoire antérieurs, tels que le tambour de l' ordinateur Atanasoff-Berry , le tube Williams et le tube Selectron .centre de recherche Thomas J. Watson d'IBM, le Dr Robert Dennard inventa l'architecture DRAM moderne, caractérisée par un transistor MOS par condensateur Il travaillait alors sur la mémoire MOS et cherchait une alternative à la SRAM, qui nécessitait six transistors MOS par bit . En étudiant les caractéristiques de la technologie MOS, il découvrit qu'elle permettait de fabriquer des condensateurs et que le stockage d'une charge ou d'une absence de charge sur le condensateur MOS pouvait représenter les 0 et 1 d'un bit, le transistor MOS contrôlant l'écriture de la charge sur le condensateur. Ceci le mena au développement de la cellule de mémoire DRAM MOS à transistor unique . Il déposa un brevet en 1967 et obtint le brevet américain n° 3 387 286 en 1968 La mémoire MOS offrait des performances supérieures, était moins coûteuse et consommait moins d'énergie que la mémoire à tores magnétiques. Le brevet décrit l'invention : « Chaque cellule est formée, dans un mode de réalisation, à l'aide d'un seul transistor à effet de champ et d'un seul condensateur. »

Les puces DRAM MOS ont été commercialisées en 1969 par Advanced Memory Systems, Inc., de Sunnyvale, en Californie . Cette puce de 1024 bits a été vendue à Honeywell , Raytheon , Wang Laboratories et d'autres entreprises. La même année, Honeywell a demandé à Intel de fabriquer une DRAM utilisant une cellule à trois transistors qu'elle avait développée. Ce qui a donné naissance à l'Intel 1102 début 1970. Cependant, la 1102 présentait de nombreux problèmes, incitant Intel à travailler secrètement sur sa propre conception améliorée afin d'éviter tout conflit avec Honeywell. Ce projet est devenu la première DRAM disponible sur le marché, l' Intel 1103 , en octobre 1970, malgré des problèmes initiaux de faible rendement jusqu'à la cinquième révision des masques . La 1103 a été conçue par Joel Karp et son implantation par Pat Earhart. La découpe des masques a été réalisée par Barbara Maness et Judy Garcia. La mémoire MOS a supplanté la mémoire à noyau magnétique comme technologie de mémoire dominante au début des années 1970. de lignes d'adresse multiplexées (lignes et colonnes) fut la Mostek MK4096 de 4 kbits, conçue par Robert Proebsting et commercialisée en 1973. Ce système d'adressage utilise les mêmes broches pour recevoir la moitié inférieure et la moitié supérieure de l'adresse de la cellule mémoire référencée, en alternant entre les deux moitiés à chaque cycle de bus. Il s'agissait d'une avancée majeure, réduisant de moitié le nombre de lignes d'adresse nécessaires et permettant ainsi l'intégration dans des boîtiers à plus petit nombre de broches ; un avantage économique qui s'est accru avec chaque augmentation de la capacité de mémoire. La MK4096 s'est avérée être une conception très robuste pour les applications commerciales. À une densité de 16 kbits, l'avantage économique s'est encore accentué ; la DRAM Mostek MK4116 de 16 kbits , lancée en 1976, a conquis plus de 75 % du marché mondial de la DRAM. Cependant, avec l'augmentation de la densité à 64 Kbit au début des années 1980, Mostek et d'autres fabricants américains ont été dépassés par les fabricants japonais de DRAM, qui ont dominé les marchés américain et mondial au cours des années 1980 et 1990.Gordon Moore décida de retirer Intel de la production de DRAM. En 1986, de nombreux fabricants de puces américains, mais pas tous, avaient cessé de produire des DRAM. Micron Technology et Texas Instruments continuèrent à les produire commercialement, et IBM les produisait pour son usage interne.dumping à l'exportation afin d'évincer les fabricants américains du marché des puces mémoire. Le prix des puces 64K a chuté de 3,50 $ à seulement 35 cents l'unité en 18 mois, entraînant des conséquences financières désastreuses pour certaines entreprises américaines. Le 4 décembre 1985, l'Administration du commerce international du département du Commerce des États-Unis a donné raison aux plaignants.

La mémoire vive dynamique synchrone (SDRAM) a été développée par Samsung . La première puce SDRAM commerciale était la Samsung KM48SL2000, d'une capacité de 16 Mbit , et a été introduite en 1992 La première puce mémoire SDRAM DDR ( SDRAM à double débit de données ) commerciale était la puce SDRAM DDR 64 Mbit de Samsung , sortie en 1998 ministère de la Justice des États-Unis a lancé une enquête qui a finalement conclu que plusieurs fabricants d’ordinateurs étaient coupables d’ entente sur les prix de la DRAM .

Principes de fonctionnement pour la lecture d'une matrice DRAM 4x4 simple
Structure de base d'un réseau de cellules DRAM
La mémoire DRAM est généralement organisée en un réseau rectangulaire de cellules de stockage de charge, chaque bit de données étant constitué d'un condensateur et d'un transistor. La figure de droite illustre un exemple simple avec une matrice de quatre cellules par quatre. Certaines matrices DRAM comportent plusieurs milliers de cellules en hauteur et en largeur.
Les longues lignes horizontales reliant chaque rangée sont appelées lignes de mots. Chaque colonne de cellules est composée de deux lignes de bits, chacune connectée à toutes les autres cellules de stockage de la colonne (l'illustration de droite ne représente pas ce détail important). Elles sont généralement appelées lignes de bits + et − .
Un amplificateur de détection est essentiellement constitué d'une paire d' inverseurs connectés en croix entre les lignes de bits. Le premier inverseur est connecté à la ligne de bits + et sa sortie à la ligne de bits −. Le second inverseur est connecté à la ligne de bits − et sa sortie à la ligne de bits +. Ceci crée une boucle de rétroaction positive qui se stabilise lorsque l'une des lignes de bits atteint sa tension maximale et l'autre sa tension minimale.
Opérations de lecture d'un bit de données à partir d'une cellule de stockage DRAM
Les amplificateurs de détection sont déconnectés.
Les lignes de bits sont préchargées à des tensions exactement égales, intermédiaires entre les niveaux logiques haut et bas (par exemple, 0,5 V si les deux niveaux sont 0 et 1 V). Les lignes de bits sont physiquement symétriques afin de maintenir une capacité égale, et par conséquent, leurs tensions sont égales à ce moment-là.
Le circuit de précharge est désactivé. Les lignes de bits étant relativement longues, leur capacité est suffisante pour maintenir la tension de précharge pendant un court instant. Il s'agit d'un exemple de logique dynamique .
La ligne de mots de la ligne souhaitée est alors mise à l'état haut afin de connecter le condensateur de stockage d'une cellule à sa ligne de bits. Ceci provoque la conduction du transistor, transférant des charges de la cellule de stockage vers la ligne de bits connectée (si la valeur stockée est 1) ou de la ligne de bits connectée vers la cellule de stockage (si la valeur stockée est 0). La capacité de la ligne de bits étant généralement bien supérieure à celle de la cellule de stockage, la tension sur la ligne de bits augmente très légèrement lorsque le condensateur de la cellule de stockage se décharge et diminue très légèrement lorsqu'il se charge (par exemple, 0,54 V et 0,45 V dans les deux cas). L'autre ligne de bits étant à 0,50 V, il existe une faible différence de potentiel entre les deux lignes de bits torsadées.
Les amplificateurs de détection sont désormais connectés aux paires de lignes de bits. Une rétroaction positive se produit alors à partir des inverseurs connectés en parallèle, amplifiant ainsi la faible différence de tension entre les lignes de bits des lignes paires et impaires d'une colonne donnée, jusqu'à ce qu'une ligne de bits atteigne sa tension minimale et l'autre sa tension maximale. Une fois cette condition remplie, la ligne est ouverte (les données de cellule souhaitées sont disponibles).
Toutes les cellules de stockage de la ligne ouverte sont détectées simultanément, et les sorties de l'amplificateur de détection sont verrouillées. Une adresse de colonne sélectionne ensuite le bit de verrouillage à connecter au bus de données externe. Les lectures de différentes colonnes dans la même ligne peuvent être effectuées sans délai d'ouverture de ligne car, pour la ligne ouverte, toutes les données ont déjà été détectées et verrouillées.
Pendant la lecture des colonnes d'une ligne ouverte, le courant remonte par les lignes de bits depuis la sortie des amplificateurs de lecture et recharge les cellules de stockage. Ceci renforce (ou rafraîchit) la charge de la cellule de stockage en augmentant la tension du condensateur de stockage s'il était initialement chargé, ou en le maintenant déchargé s'il était vide. Il est à noter qu'en raison de la longueur des lignes de bits, le délai de propagation du courant vers le condensateur de la cellule est relativement long. Ce délai est significatif après la fin de l'amplification de lecture et chevauche donc une ou plusieurs lectures de colonnes.
Une fois la lecture de toutes les colonnes de la ligne ouverte actuelle terminée, la ligne de mots est désactivée pour déconnecter les condensateurs de la cellule de stockage (la ligne est fermée) des lignes de bits. L'amplificateur de lecture est désactivé et les lignes de bits sont préchargées à nouveau.
Écrire en mémoire
Écriture sur une cellule DRAM
Pour stocker des données, une ligne est ouverte et l'amplificateur de lecture d'une colonne donnée est temporairement forcé à l'état de tension haut ou bas souhaité, ce qui provoque la charge ou la décharge du condensateur de stockage de la cellule à la valeur désirée. Grâce à la configuration de rétroaction positive de l'amplificateur de lecture, la tension de la ligne de lecture reste stable même après la suppression de la tension de forçage. Lors de l'écriture dans une cellule particulière, toutes les colonnes de la ligne sont lues simultanément, comme lors de la lecture. Ainsi, bien que seule la charge du condensateur de la cellule de stockage d'une colonne soit modifiée, la ligne entière est rafraîchie (réécrite), comme illustré dans la figure de droite.
Taux de rafraîchissement
JEDEC .cadence d' actualisation d'une ligne toutes les 7,8 µs (64 ms divisés par 8 192 lignes). Quelques systèmes temps réel actualisent une portion de mémoire à la fois, selon une fonction de temporisation externe qui pilote le fonctionnement du reste du système, comme l' intervalle de suppression verticale (10 à 20 ms) des équipements vidéo.compteur interne à la DRAM. Un système fournissant l'adresse de la ligne (et la commande d'actualisation) le fait pour un meilleur contrôle du moment et de la ligne à actualiser. Ceci permet de minimiser les conflits d'accès mémoire, car un tel système connaît à la fois les schémas d'accès mémoire et les besoins d'actualisation de la DRAM. Lorsque l'adresse de la ligne est fournie par un compteur interne à la DRAM, le système renonce au contrôle de la ligne à actualiser et se contente de fournir la commande d'actualisation. Certaines DRAM modernes sont capables d'auto-actualisation ; aucune logique externe n'est requise pour ordonner l'actualisation ou fournir une adresse de ligne.Chronométrage typique de la DRAM asynchrone"50 ns""60 ns"Descriptiont _RC84 ns104 nsDurée du cycle de lecture ou d'écriture aléatoire (d'un cycle /RAS complet à un autre)t _RAC50 ns60 nsTemps d'accès : /RAS faible pour obtenir des données validest _RCD11 ns14 ns/RAS bas à /CAS bas tempst _RAS50 ns60 nsLargeur d'impulsion du RAS (temps bas minimal du RAS)t _RP30 ns40 nsTemps de précharge /RAS (temps de montée /RAS minimum)t _PC20 ns25 nsTemps de cycle de lecture ou d'écriture en mode page (/CAS à /CAS)t _AA25 ns30 nsTemps d'accès : de l'adresse de colonne valide aux données de sortie valides (y compris le temps de configuration de l'adresse avant le passage à l'état bas de /CAS)t _CAC13 ns15 nsTemps d'accès : /CAS faible pour obtenir des données validest _CAS8 ns10 ns/CAS largeur d'impulsion minimale
Ainsi, la valeur généralement citée correspond au temps de sortie des données valides (de l'état bas de /RAS à l'état bas). Ce temps correspond à l'ouverture d'une ligne, à la stabilisation des amplificateurs de lecture et à la transmission des données de la colonne sélectionnée à la sortie. Il s'agit également du temps minimal d'état bas de /RAS, incluant le temps de retour des données amplifiées pour recharger les cellules. Le temps de lecture de bits supplémentaires à partir d'une page ouverte est bien plus court, défini par le temps de cycle de /CAS à /CAS. Cette valeur est le moyen le plus clair de comparer les performances de différentes mémoires DRAM, car elle définit la limite inférieure, indépendamment de la longueur de ligne ou de la taille de page. Des matrices plus grandes entraînent nécessairement une capacité de ligne de bits plus importante et des délais de propagation plus longs, ce qui augmente ce temps, la stabilisation de l'amplificateur de lecture dépendant à la fois de la capacité et de la latence de propagation. Les puces DRAM modernes y remédient en intégrant un plus grand nombre de matrices DRAM complètes au sein d'une seule puce, afin d'augmenter la capacité sans compromettre les performances.à double débit de données est utilisée. La temporisation standard JEDEC PC3200 est Synchronisation typique de la DRAM synchronePC-3200 (DDR-400)PC2-6400 (DDR2-800)PC3-12800 (DDR3-1600)Descriptioncyclestempscyclestempscyclestempst _CLTypique315 ns512,5 ns911,25 ns/CAS faible à données valides (équivalent à t _CAC )Rapide210 ns410 ns810 nst _RCDTypique420 ns512,5 ns911,25 ns/RAS bas à /CAS bas tempsRapide210 ns410 ns810 nst _RPTypique420 ns512,5 ns911,25 ns/Temps de précharge RAS (temps de précharge minimum avant activation)Rapide210 ns410 ns810 nst _RASTypique840 ns1640 ns2733,75 nsDurée d'activité de la ligne (durée minimale d'activité avant précharge)Rapide525 ns1230 ns2430 ns
Le temps d'accès aléatoire minimal a été amélioré, passant de t _RAC = 50 ns à La latence CAS a encore moins progressé, passant de au pipeline interne et à la largeur des chemins de données, elle peut traiter deux mots toutes les 1,25 ns coulombs et C la capacité en farads .
La lecture ou l'écriture d'un niveau logique 1 nécessite que la ligne de mots soit soumise à une tension supérieure à la somme de V _{CC} et de la tension de seuil du transistor d'accès (V _TH ). Cette tension est appelée V __CCP . Le temps de décharge d'un condensateur dépend donc de la valeur logique qu'il contient. Un condensateur contenant un niveau logique 1 commence à se décharger lorsque la tension à la borne de grille du transistor d'accès est supérieure à V _CCP . Si le condensateur contient un niveau logique 0, il commence à se décharger lorsque la tension à la borne de grille est supérieure à V _TH .
Conception de condensateurs
Jusqu'au milieu des années 1980, les condensateurs des cellules DRAM étaient coplanaires avec le transistor d'accès (ils étaient construits à la surface du substrat) ; on les appelait donc condensateurs planaires . La volonté d'accroître la densité et, dans une moindre mesure, les performances, a nécessité des conceptions plus denses. Cette évolution était fortement motivée par des considérations économiques, un facteur majeur pour les dispositifs DRAM, en particulier les DRAM grand public. La minimisation de la surface des cellules DRAM permet de produire un dispositif plus dense et de réduire le coût par bit de stockage. À partir du milieu des années 1980, le condensateur a été placé au-dessus ou en dessous du substrat de silicium afin d'atteindre ces objectifs. Les cellules DRAM comportant des condensateurs au-dessus du substrat sont appelées condensateurs à plaques empilées ou repliées . Celles dont les condensateurs sont enfouis sous la surface du substrat sont appelées condensateurs à tranchée . Dans les années 2000, les fabricants étaient fortement divisés quant au type de condensateur utilisé dans leurs DRAM, et le coût relatif ainsi que la possibilité d'une mise à l'échelle à long terme des deux conceptions ont fait l'objet de nombreux débats. La majorité des DRAM, provenant de grands fabricants tels que Hynix , Micron Technology , Samsung Electronics, utilisent la structure de condensateur empilé, tandis que des fabricants plus petits tels que Nanya Technology utilisent la structure de condensateur à tranchée (Jacob, pp. 355–357).
Dans un condensateur empilé, celui-ci est construit au-dessus de la surface du substrat. Il est constitué d'un diélectrique oxyde-nitrure-oxyde (ONO) pris en sandwich entre deux couches de plaques de polysilicium (la plaque supérieure étant commune à toutes les cellules DRAM d'un circuit intégré). Sa forme peut être rectangulaire, cylindrique ou plus complexe. Il existe deux variantes principales de condensateur empilé, selon sa position par rapport à la ligne de bits : le condensateur sous ligne de bits (CUB) et le condensateur au-dessus ligne de bits (COB). Dans la première, le condensateur est situé sous la ligne de bits, généralement métallique, et cette dernière possède un contact en polysilicium qui s'étend vers le bas pour la connecter à la source du transistor d'accès. Dans la seconde, le condensateur est construit au-dessus de la ligne de bits, presque toujours en polysilicium, mais est par ailleurs identique à la variante COB. L'avantage de la variante COB réside dans la facilité de fabrication du contact entre la ligne de bits et la source du transistor d'accès, car il est physiquement proche de la surface du substrat. Cependant, cette configuration exige que la zone active soit disposée selon un angle de 45 degrés par rapport à la vue de dessus, ce qui complique la vérification que le contact du condensateur n'entre pas en contact avec la ligne de bits. Les cellules CUB évitent cet écueil, mais présentent des difficultés d'insertion de contacts entre les lignes de bits, car la taille des éléments si proches de la surface est égale ou proche de la taille minimale de gravure de la technologie utilisée (Kenner, p. 33-42).
Le condensateur à tranchée est réalisé en gravant un trou profond dans le substrat de silicium. Le volume du substrat entourant le trou est ensuite fortement dopé afin de créer une électrode n ⁺ enterrée à faible résistance. Une couche diélectrique d'oxyde-nitrure-oxyde est déposée par croissance ou dépôt, puis le trou est rempli par dépôt de polysilicium dopé, formant ainsi l'électrode supérieure du condensateur. Cette dernière est reliée à la borne de drain du transistor d'accès par une bande de polysilicium (Kenner, p. 42-44). Le rapport profondeur/largeur d'un condensateur à tranchée dans les DRAM du milieu des années 2000 pouvait dépasser 50:1 (Jacob, p. 357).
Les condensateurs à tranchée présentent de nombreux avantages. Étant donné qu'ils sont intégrés au cœur du substrat plutôt que de reposer en surface, leur encombrement peut être réduit au strict minimum nécessaire pour les connecter à la borne de drain du transistor d'accès, sans pour autant diminuer leur taille ni leur capacité (Jacob, p. 356-357). Il est également possible d'augmenter la capacité en creusant un trou plus profond sans accroître la surface (Kenner, p. 44). Autre avantage : leur structure étant située sous les couches d'interconnexion métalliques, ces dernières peuvent être plus facilement planaires, ce qui facilite leur intégration dans des procédés de fabrication optimisés pour la logique, comportant de nombreux niveaux d'interconnexion au-dessus du substrat. Le fait que le condensateur soit intégré sous la logique implique qu'il est fabriqué avant les transistors. Ceci permet l'utilisation de procédés à haute température pour sa fabrication, procédés qui, autrement, dégraderaient les transistors et leurs performances. Les condensateurs à tranchée sont ainsi particulièrement adaptés à la réalisation de mémoires DRAM embarquées (eDRAM) (Jacob, p. 357). Les inconvénients des condensateurs à tranchée sont les difficultés à construire de manière fiable les structures du condensateur dans des trous profonds et à connecter le condensateur à la borne de drain du transistor d'accès (Kenner, p. 44).
Modèles de cellules historiques
Les puces DRAM de première génération (d'une capacité de 1 kbit), comme l' Intel 1103 , utilisaient une cellule DRAM à trois transistors et un condensateur (3T1C) avec des circuits de lecture et d'écriture séparés. La ligne de mots d'écriture pilotait un transistor d'écriture qui reliait le condensateur à la ligne de bits d'écriture, comme dans la cellule 1T1C. En revanche, une ligne de mots et un transistor de lecture distincts reliaient un transistor amplificateur à la ligne de bits de lecture. Dès la deuxième génération, la volonté de réduire les coûts en intégrant le même nombre de bits dans un espace plus réduit a conduit à l'adoption quasi universelle de la cellule DRAM 1T1C. Toutefois, quelques dispositifs de 4 et 16 kbits ont continué à utiliser la cellule 3T1C pour des raisons de performance (Kenner, p. 6). Parmi ces avantages, le plus important était la possibilité de lire l'état stocké par le condensateur sans le décharger, évitant ainsi de devoir réécrire les données lues (lecture non destructive). Un deuxième avantage en termes de performances est lié aux transistors séparés de la cellule 3T1C pour la lecture et l'écriture ; le contrôleur de mémoire peut exploiter cette caractéristique pour effectuer des opérations atomiques de lecture-modification-écriture, où une valeur est lue, modifiée, puis réécrite en une seule opération indivisible (Jacob, p. 459).
Conceptions de cellules proposées
La cellule DRAM à un transistor et sans condensateur (1T ou 1T0C) fait l'objet de recherches depuis la fin des années 1990. La DRAM 1T est une méthode différente de construction de la cellule de mémoire DRAM de base, distincte de la cellule DRAM classique à un transistor et un condensateur (1T/1C), également parfois appelée DRAM 1T , notamment par comparaison avec les DRAM 3T et 4T qu'elle a remplacées dans les années 1970.
Dans les cellules DRAM 1T, le bit de données est toujours stocké dans une région capacitive contrôlée par un transistor, mais cette capacité n'est plus fournie par un condensateur externe. La DRAM 1T est une conception de cellule « sans condensateur » qui stocke les données en utilisant la capacité parasite du substrat inhérente aux transistors SOI ( silicium sur isolant ). Considéré comme un inconvénient dans la conception logique, cet effet de substrat flottant peut être exploité pour le stockage de données. Ceci confère aux cellules DRAM 1T la plus grande densité et facilite leur intégration aux circuits logiques hautes performances, puisqu'elles sont construites avec les mêmes technologies de fabrication SOI.
Le rafraîchissement des cellules reste nécessaire, mais contrairement à la DRAM 1T1C, les lectures en DRAM 1T sont non destructives ; la charge stockée provoque un décalage détectable de la tension de seuil du transistor. En termes de performances, les temps d’accès sont nettement meilleurs que ceux des DRAM à condensateurs, mais légèrement supérieurs à ceux de la SRAM. Il existe plusieurs types de DRAM 1T : la Z-RAM commercialisée par Innovative Silicon, la TTRAM de Renesas et l’ A-RAM du consortium UGR / CNRS .
Structures de tableaux
L'alignement automatique des nœuds de stockage simplifie le processus de fabrication des DRAM modernes.
Les cellules DRAM sont disposées selon une grille rectangulaire régulière afin de faciliter leur contrôle et leur accès via les lignes de mots et les lignes de bits. L'agencement physique des cellules DRAM dans une matrice est généralement conçu de sorte que deux cellules adjacentes d'une même colonne partagent un seul contact de ligne de bits, réduisant ainsi leur surface. La surface d'une cellule DRAM est donnée par ^nF² , où n est un nombre issu de la conception de la cellule et F la plus petite dimension d'un procédé de gravure donné. Ce schéma permet de comparer la taille des cellules DRAM entre différentes générations de procédés de gravure, car la surface des cellules DRAM augmente de manière linéaire ou quasi linéaire avec la taille des éléments. La surface typique des cellules DRAM modernes se situe entre 6 et ^8F² .
Le fil horizontal, la ligne de mots, est connecté à la grille de chaque transistor d'accès de sa rangée. La ligne de bits verticale est connectée à la source des transistors de sa colonne. La longueur des lignes de mots et des lignes de bits est limitée. La longueur de la ligne de mots est limitée par les performances souhaitées de la matrice, car le temps de propagation du signal qui doit la traverser est déterminé par la constante de temps RC . La longueur de la ligne de bits est limitée par sa capacité (qui augmente avec la longueur), laquelle doit rester dans une certaine plage pour une détection correcte (les DRAM fonctionnant en détectant la charge du condensateur libéré sur la ligne de bits). La longueur de la ligne de bits est également limitée par le courant de fonctionnement admissible de la DRAM et par la dissipation de puissance, car ces deux caractéristiques dépendent fortement de la charge et de la décharge de la ligne de bits.
Architecture Bitline
Des amplificateurs de lecture sont nécessaires pour lire l'état des cellules DRAM. Lorsque le transistor d'accès est activé, la charge électrique du condensateur est partagée avec la ligne de bits. La capacité de la ligne de bits est environ dix fois supérieure à celle du condensateur. Par conséquent, la variation de tension sur la ligne de bits est infime. Les amplificateurs de lecture sont nécessaires pour convertir cette différence de tension en niveaux conformes aux spécifications du système de signalisation logique. Les DRAM modernes utilisent des amplificateurs de lecture différentiels et leur conception impose des contraintes. Ces amplificateurs fonctionnent en orientant leurs sorties vers des valeurs extrêmes en fonction des tensions relatives sur les paires de lignes de bits. Leur fonctionnement optimal repose sur une correspondance précise entre les capacités et les tensions de ces paires de lignes de bits. Outre l'égalité des longueurs des lignes de bits et du nombre de cellules DRAM qui y sont connectées, deux architectures de base ont émergé pour la conception des matrices, répondant aux exigences des amplificateurs de lecture : les matrices à lignes de bits ouvertes et les matrices à lignes de bits repliées.
matrices de lignes de bits ouvertes
Les puces DRAM de première génération (1 Kbit), jusqu'à la génération 64 Kbit (et certains dispositifs de la génération 256 Kbit), utilisaient une architecture de lignes de bits ouvertes. Dans ces architectures, les lignes de bits sont divisées en plusieurs segments, et les amplificateurs de détection différentiels sont placés entre ces segments. Du fait de ce placement, l'acheminement de leurs sorties hors de la matrice nécessite une couche d'interconnexion supplémentaire, placée au-dessus de celles utilisées pour construire les lignes de mots et les lignes de bits.
Les cellules DRAM situées en bordure de la matrice ne possèdent pas de segments adjacents. Les amplificateurs de détection différentielle nécessitant une capacité et une longueur de ligne de bits identiques pour les deux segments, des segments de ligne de bits factices sont prévus. L'avantage de la matrice à lignes de bits ouvertes réside dans sa surface réduite, bien que cet avantage soit légèrement atténué par la présence de ces segments factices. Le principal inconvénient, à l'origine de la quasi-disparition de cette architecture, est sa vulnérabilité intrinsèque au bruit , qui affecte l'efficacité des amplificateurs de détection différentielle. Chaque segment de ligne de bits étant indépendant spatialement de l'autre, le bruit n'affecte généralement que l'un des deux segments.
tableaux de lignes de bits repliées
L'architecture à lignes de bits repliées achemine les lignes de bits par paires dans toute la matrice. La proximité des paires de lignes de bits offre une réjection du bruit en mode commun supérieure à celle des matrices à lignes de bits ouvertes. Cette architecture a fait son apparition dans les circuits intégrés DRAM au milieu des années 1980, avec la génération 256 kbits. Elle est aujourd'hui privilégiée dans les circuits intégrés DRAM pour son excellente immunité au bruit.
Cette architecture est dite repliée car, du point de vue du schéma de circuit, elle s'inspire de l'architecture à matrice ouverte. L'architecture à matrice repliée semble retirer les cellules DRAM par paires alternées (car deux cellules DRAM partagent un même contact de ligne de bits) d'une colonne, puis déplacer les cellules DRAM d'une colonne adjacente dans les espaces vides.
L'emplacement où la ligne de bits se torsade occupe une surface supplémentaire. Afin de minimiser cette surface, les ingénieurs choisissent le schéma de torsion le plus simple et le moins encombrant capable de réduire le bruit en deçà des limites spécifiées. À mesure que les procédés de fabrication progressent et permettent de réduire la taille minimale des éléments, le problème du rapport signal/bruit s'aggrave, car le couplage entre les fils métalliques adjacents est inversement proportionnel à leur pas. Les schémas de repliement de la matrice et de torsion des lignes de bits utilisés doivent donc gagner en complexité pour maintenir une réduction du bruit suffisante. Les schémas présentant des caractéristiques d'immunité au bruit optimales pour un impact minimal sur la surface font l'objet de recherches actuelles (Kenner, p. 37).
Architectures de réseaux futures
Les progrès des procédés de fabrication pourraient favoriser les architectures de réseaux à lignes de bits ouvertes si elles permettent une meilleure efficacité surfacique à long terme ; en effet, les architectures de réseaux repliés nécessitent des schémas de repliement de plus en plus complexes pour s'adapter aux progrès des procédés de fabrication. La relation entre les procédés de fabrication, l'architecture des réseaux et l'efficacité surfacique fait l'objet de recherches actives.
Redondance des lignes et des colonnes
Les premiers circuits intégrés DRAM ne comportaient aucune redondance. Un circuit intégré présentant une cellule DRAM défectueuse était mis au rebut. À partir de la génération 64 kbits, les matrices DRAM ont intégré des lignes et des colonnes de réserve afin d'améliorer les rendements. Ces lignes et colonnes de réserve permettent de tolérer les défauts de fabrication mineurs qui peuvent rendre inopérantes quelques lignes ou colonnes. Les lignes et colonnes défectueuses sont physiquement déconnectées du reste de la matrice par l'activation d'un fusible programmable ou par la section du conducteur au laser. Leur remplacement est assuré par un remappage logique dans les décodeurs de lignes et de colonnes (Jacob, p. 358-361).
Détection et correction des erreurs
Des interférences électriques ou magnétiques au sein d'un système informatique peuvent provoquer le basculement spontané d'un bit de la mémoire DRAM vers son état opposé. La majorité des erreurs ponctuelles (« erreurs logicielles ») dans les puces DRAM sont dues au rayonnement de fond , principalement aux neutrons issus de la rémanence des rayons cosmiques , qui peuvent modifier le contenu d'une ou plusieurs cellules mémoire ou perturber les circuits de lecture/écriture.
Ce problème peut être atténué par l'utilisation de bits de mémoire redondants et de circuits supplémentaires qui exploitent ces bits pour détecter et corriger les erreurs transitoires. Dans la plupart des cas, la détection et la correction sont effectuées par le contrôleur de mémoire ; parfois, la logique requise est implémentée de manière transparente au sein des puces ou modules DRAM, ce qui permet la fonctionnalité de mémoire ECC pour les systèmes qui en sont initialement dépourvus. Les bits de mémoire supplémentaires servent à enregistrer la parité et à permettre la reconstruction des données manquantes par un code correcteur d'erreurs (ECC). La parité permet la détection de toutes les erreurs sur un seul bit (en réalité, tout nombre impair de bits erronés). Le code correcteur d'erreurs le plus courant, un code de Hamming SECDED , permet de corriger une erreur sur un seul bit et, dans sa configuration habituelle, avec un bit de parité supplémentaire, de détecter les erreurs sur deux bits.
condensateurs des cellules de mémoire conservent souvent leurs valeurs pendant une durée bien plus longue, notamment à basse température. Dans certaines conditions, la plupart des données de la DRAM peuvent être récupérées même si elle n'a pas été rafraîchie pendant plusieurs minutes.
Cette propriété peut être exploitée pour contourner les mesures de sécurité et récupérer des données stockées dans la mémoire vive, supposée effacée lors de la mise hors tension. L'ordinateur pourrait être redémarré rapidement et le contenu de la mémoire vive lu ; une autre méthode consiste à retirer les modules de mémoire, à les refroidir pour prolonger la durée de vie des données, puis à les transférer sur un autre ordinateur pour les lire. Une telle attaque a permis de contourner des systèmes de chiffrement de disque courants, tels que TrueCrypt ( logiciel libre) , BitLocker de Microsoft et FileVault d' Apple . Ce type d'attaque est souvent appelé attaque par démarrage à froid .
corruption de mémoire
des erreurs transitoires . En particulier, il existe un risque de fuite de charge entre cellules voisines, ce qui peut entraîner, lors du rafraîchissement ou de la lecture d'une ligne, une erreur transitoire dans une ligne adjacente, voire voisine. La prise de conscience des erreurs transitoires remonte à la première DRAM commercialisée au début des années 1970 (l' Intel 1103 ). Malgré les techniques d'atténuation mises en œuvre par les fabricants, des chercheurs ont démontré, dans une analyse de 2014, que les puces DRAM DDR3 commercialisées en 2012 et 2013 sont sensibles aux erreurs transitoires . L'effet secondaire associé, à l'origine des inversions de bits observées, a été baptisé « effet marteau de ligne » .

Conditionnement

Module de mémoire

puce de silicium et les broches du boîtier. La conception originale du PC IBM utilisait des circuits intégrés, notamment ceux de la DRAM, conditionnés dans des boîtiers DIP (Dual In-line Package ), soudés directement sur la carte mère ou montés sur des supports. Avec l'explosion de la densité de mémoire, le boîtier DIP est devenu obsolète. Pour faciliter la manipulation, plusieurs circuits intégrés de DRAM peuvent être montés sur un seul module de mémoire, permettant ainsi l'installation de mémoire 16, 32 ou 64 bits dans une seule unité, sans que l'installateur ait à manipuler plusieurs circuits intégrés individuels. Les modules de mémoire peuvent inclure des dispositifs supplémentaires pour le contrôle de parité ou la correction d'erreurs. Au fil de l'évolution des ordinateurs de bureau, plusieurs types standardisés de modules de mémoire ont été développés. Les ordinateurs portables, les consoles de jeux et les appareils spécialisés peuvent avoir leurs propres formats de modules de mémoire, non interchangeables avec les composants standard des ordinateurs de bureau pour des raisons de conditionnement ou de propriété intellectuelle.

Intégré

circuit intégré spécifique à une application , un microprocesseur ou un système sur une puce ) est appelée DRAM embarquée (eDRAM). La DRAM embarquée requiert des conceptions de cellules DRAM pouvant être fabriquées sans entraver la fabrication des transistors à commutation rapide utilisés dans la logique haute performance, ainsi qu'une modification du procédé de fabrication de base optimisé pour la logique afin d'intégrer les étapes nécessaires à la construction des cellules DRAM.

Types

Étant donné que la cellule et la matrice DRAM fondamentales ont conservé la même structure de base pendant de nombreuses années, les types de DRAM se distinguent principalement par les nombreuses interfaces différentes permettant de communiquer avec les puces DRAM.

DRAM asynchrone

La DRAM originale, désormais connue sous le nom rétroactif de DRAM asynchrone, fut le premier type de DRAM utilisé. Apparue à la fin des années 1960, elle fut largement répandue en informatique jusqu'en 1997 environ, date à laquelle elle fut en grande partie remplacée par la DRAM synchrone . De nos jours, la fabrication de RAM asynchrone est relativement rare.

Principes de fonctionnement

Une puce DRAM asynchrone possède des connexions d'alimentation, un certain nombre d'entrées d'adresse (généralement 12) et quelques lignes de données bidirectionnelles (généralement une ou quatre). Elle comporte trois principaux signaux de contrôle actifs à l'état bas :

les conflits de bus entre deux puces DRAM connectées aux mêmes lignes de données. Par exemple, il est possible d'avoir deux banques de mémoire entrelacées partageant les lignes d'adresse et de données, mais chacune disposant de ses propres connexions Zilog Z80 en est peut-être l’exemple le plus connu, car il possède un compteur de lignes interne R qui fournit l’adresse d’un cycle de rafraîchissement spécial généré après chaque extraction d’instruction. Dans d’autres systèmes, notamment les ordinateurs personnels , le rafraîchissement était géré par le circuit vidéo, comme un effet secondaire de son balayage périodique du tampon d’images .

Actualisation CAS avant RAS

Par commodité, le compteur a rapidement été intégré directement aux puces DRAM. Si la ligne Intel 80486 .

La colonne statique est une variante du mode page rapide dans laquelle l'adresse de colonne n'a pas besoin d'être verrouillée, mais plutôt les entrées d'adresse peuvent être modifiées avec

Module DRAM EDO de 16 Mo fabriqué par Samsung Electronics

La mémoire DRAM à sortie de données étendue (EDO DRAM) a été inventée et brevetée dans les années 1990 par Micron Technology, qui a ensuite concédé des licences d'exploitation à de nombreux autres fabricants de mémoire. La mémoire EDO, parfois appelée DRAM compatible avec le mode hyperpage , est similaire à la DRAM en mode page rapide (FPM DRAM), avec la particularité supplémentaire de permettre le démarrage d'un nouveau cycle d'accès tout en conservant les données de sortie du cycle précédent actives. Ceci permet de chevaucher les opérations (pipeline) et d'améliorer légèrement les performances. Elle est jusqu'à 30 % plus rapide que la FPM DRAM , qu'elle a commencé à remplacer en 1995 lors de l'introduction par Intel du chipset 430FX compatible EDO DRAM. Malgré ces gains de performances, les modules SIMM FPM et EDO peuvent être utilisés indifféremment dans de nombreuses applications (mais pas toutes).

Plus précisément, la DRAM EDO initie la sortie de données sur le front descendant de Résumé des commandes SDRAMlatence CAS . Il s'agit du nombre de cycles d'horloge autorisés pour les opérations internes entre une commande de lecture et l'arrivée du premier mot de données sur le bus de données. La commande du registre de mode de chargement permet de transférer cette valeur à la puce SDRAM. Parmi les autres paramètres configurables figure la longueur des rafales de lecture et d'écriture, c'est-à-dire le nombre de mots transférés par commande.

Le changement le plus significatif, et la principale raison pour laquelle la SDRAM a supplanté la RAM asynchrone, réside dans la prise en charge de plusieurs banques internes au sein de la puce DRAM. Grâce à quelques bits d' adresse de banque associés à chaque commande, une seconde banque peut être activée et commencer la lecture de données pendant qu'une lecture est en cours sur la première banque . En alternant les banques, un seul dispositif SDRAM peut maintenir le bus de données constamment occupé, contrairement à la DRAM asynchrone.

DRAM synchrone à débit de données unique

La puce d'un boîtier Samsung DDR-SDRAM 64 Mbit

La mémoire SDRAM à double débit de données (DDR) est une évolution de la SDRAM, utilisée dans la mémoire des PC à partir de l'an 2000. Les spécifications suivantes sont numérotées séquentiellement ( DDR2 , DDR3 , etc.). La DDR SDRAM effectue des accès en double largeur à la fréquence d'horloge et utilise une interface à double débit de données pour transférer la moitié des données à chaque front d'horloge. La DDR2 et la DDR3 ont porté ce facteur à 4× et 8× respectivement, permettant des transferts de 4 et 8 mots sur 2 et 4 cycles d'horloge respectivement. Le débit d'accès interne reste globalement inchangé (200 millions par seconde pour la DDR-400, la DDR2-800 et la DDR3-1600), mais chaque accès transfère davantage de données.

DRAM Rambus directe

les cartes mères en 1999, elle était destinée à devenir une norme industrielle, mais a été surpassée par la DDR SDRAM , la rendant techniquement obsolète dès 2003.

DRAM à latence réduite

la mémoire de texture et les tampons d'images , que l'on trouve sur les cartes vidéo .

DRAM vidéo

à double port de la DRAM qui était autrefois couramment utilisée pour stocker le tampon d'images dans certaines cartes graphiques .

Matrox Millennium et l'ATI 3D Rage Pro . La WRAM a été conçue pour offrir de meilleures performances à un coût inférieur à celui de la VRAM. Elle offrait jusqu'à 25 % de bande passante supplémentaire et accélérait les opérations graphiques courantes telles que le rendu de texte et le remplissage de blocs.

MoSys MDRAM MD908
La MDRAM (Multibank DRAM) est un type de DRAM spécialisée développée par MoSys . Elle est constituée de petits bancs de mémoire de entrelacée , offrant ainsi une bande passante adaptée aux cartes graphiques à un coût inférieur à celui de mémoires telles que la SRAM . La MDRAM permet également d'accéder à deux bancs en un seul cycle d'horloge, autorisant ainsi plusieurs accès simultanés s'ils sont indépendants. La MDRAM était principalement utilisée dans les cartes graphiques, notamment celles équipées du chipset Tseng Labs ET6x00. Les cartes basées sur ce chipset disposaient souvent d'une capacité inhabituelle de le masquage de bits (écriture sur un plan de bits spécifique sans affecter les autres) et l'écriture par blocs (remplissage d'un bloc de mémoire avec une seule couleur). Contrairement à la VRAM et à la WRAM, la SGRAM possède un seul port. Cependant, elle peut ouvrir deux pages mémoire simultanément, ce qui simule le fonctionnement à double port d'autres technologies de mémoire vidéo.

Mémoire SDRAM à double débit de données pour les graphiques

Un package SDRAM Qimonda GDDR3 de 512 Mo

La mémoire GDDR (Graphics Double Data Rate SDRAM) est un type de mémoire DDR SDRAM spécialisée , conçue pour servir de mémoire principale aux processeurs graphiques (GPU). La GDDR se distingue des mémoires DDR SDRAM classiques, telles que la DDR3, bien qu'elles partagent certaines technologies de base. Leurs principales caractéristiques résident dans des fréquences d'horloge plus élevées, tant pour le cœur DRAM que pour l'interface d'E/S, offrant ainsi une bande passante mémoire supérieure aux GPU. En 2025, on comptait huit générations successives de GDDR : GDDR2 , GDDR3 , GDDR4 , GDDR5 , GDDR5X , GDDR6 , GDDR6X et GDDR7 .

Mémoire vive pseudostatique CMOS haute vitesse de 1 Mbit , fabriquée par Toshiba
La mémoire vive pseudostatique (PSRAM ou PSDRAM) est une mémoire vive dynamique dotée de circuits intégrés de rafraîchissement et de contrôle d'adresse, ce qui lui confère un comportement similaire à celui de la mémoire vive statique (SRAM). Elle combine la haute densité de la DRAM avec la simplicité d'utilisation de la SRAM. La PSRAM a été utilisée dans l'iPhone 3G d'Apple et dans d'autres systèmes embarqués tels que la plateforme XFlar.
Certains composants DRAM disposent d'un mode d'auto-rafraîchissement . Bien que ce mode repose en grande partie sur la même logique que le fonctionnement pseudo-statique, il est souvent équivalent à un mode veille. Il permet principalement à un système de suspendre le fonctionnement de son contrôleur DRAM afin d'économiser de l'énergie sans perte de données stockées dans la DRAM, et non de permettre un fonctionnement sans contrôleur DRAM externe, comme c'est le cas pour les PSRAM mentionnées précédemment.
MoSys commercialisait une variante embarquée de la PSRAM sous le nom de 1T-SRAM . Il s'agit d'un ensemble de petits bancs de DRAM avec un cache SRAM en amont, ce qui lui confère un comportement similaire à celui d'une véritable SRAM. Elle est utilisée dans les consoles de jeux vidéo Nintendo GameCube et Wii .
L'HyperRAM de Cypress Semiconductor est un type de PSRAM prenant en charge une interface HyperBus à 8 broches conforme JEDEC ou Octal xSPI.